全加法器

半加法器

結構模式

行為模式

3 Hierarchical 2-Bit Mux

WHITE SPACE

Example 2-1 標準寫

legal

Example 2-2 全部連在一起寫

legal

Example 2-3 分開寫

legal

Example 2-4 "符號跟字分開

The code in Example 2-4 is illegal in Verilog because there is a new line inside the quotes